공대생 말하는 고구마

0. Contents 1. 해석 CHAPTER 7 The Solar Resource To design and analyze solar systems, we need to know how much sunlight is available. 태양광 시스템을 설계하고 분석하기 위해서는 사용 가능한 햇빛의 양을 알아야 합니다. A fairly straightforward, though complicated-looking, set of equations can be used to predict where the sun is in the sky at any time of day for any location on earth, as well as the solar intensity (or insolation: inci..

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1. C caller란? C Caller block을 사용해 C/C++코드를 simulink모델에 통합해 사용할 수 있다. C Caller 블록은 소스 C 코드를 확인하고 Simulink 모델에서 활용할 함수를 추출한다. 2. 사용방법 예시 *두 입력을 받아 덧셈을 해주는 함수 만드는 예제* (1) 소스파일 만들기 visual studio를 사용해 c언어 함수를 생성해준다. (파일명을 .c로 변경해야 c++에서 c로 변경됨) #include "Test.h"" double add(double u1, double u2) { return u1 + u2; } 함수를 시뮬링크에서 C caller 함수가 인식하도록 하려면 헤더파일에서 extern으로 설정 해줘야 한다. (2) 헤더파일 만들기 #ifndef _TES..

1. Park-Clarke transform 2. Electric equations 3. Electromagnetic torque equation 4. Mechanical torque PMSM modeling +PI controller https://www.youtube.com/watch?v=zqVDyxpUcUU

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0. 원문 1. 해석 (0) Abstract The ability to identify and temporally segment finegrained human actions throughout a video is crucial for robotics, surveillance, education, and beyond. Typical approaches decouple this problem by first extracting local spatiotemporal features from video frames and then feeding them into a temporal classifier that captures highlevel temporal patterns. We describe a clas..

1. TCN의 정의 TCN은 시간 합성곱 네트워크로 1차원 합성곱 층을 포함하는 아키텍처의 종류를 말한다. 이런 합성곱은 인과적(causal)으로, 미래로부터의 어떠한 정보도 과거로 전달되지 않는다는 것을 의미한다. 즉, 모델은 시간 내에 진행되는 정보만 처리한다. Causal : t시점의 예측 값에 대해 입력 변수는 t시점까지만 이용가능 Acausal : t시점의 예측 값에 대해 입력변수로 모든 시점의 입력값을 사용 TCN[시간 합성곱 네트워크]는 인과성(causality)으로 인해 RNN[순환 신경망]과는 달리 이전 시간 단계의 정보에 의존하지 않기 때문에 RNN의 문제를 가지고 있지 않는다. 또한 TCN는 RNN이 할 수 있는 것처럼 임의 길이의 입력 시퀀스를 같은 길이의 출력 시퀀스에 매핑 할 수..

*공부자료 *수업자료

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0. 원문 1. 해석 (0) Abstract This paper applies the iterative learning control (ILC) method to the speed control system of the diesel generator set in the marine power system. 이 논문은 해상 동력 시스템의 디젤 발전기 세트의 속도 제어 시스템에 반복 학습 제어 (ILC) 방법을 적용합니다. Compared with traditional PID, ILC has good control performance in response speed and disturbance resistance. 이 논문은 해상 동력 시스템의 디젤 발전기 세트의 속도 제어 시스템에 반복 학습 제어 (IL..

*Mealy State Machine Design `timescale 1ns/1ns module MealyStateM(Reset, Ck, X, OC, outState, Z); input Reset, Ck, X; input OC; //output buffer control output Z; wire Z; output [1:0] outState; wire [1:0] outState; localparam [1:0] S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11; reg [1:0] preState, nextState; always @ (posedge Ck) //State Register begin //sequential if (Reset) //synchronous reset preState

*Modeling a sequential machine: 3 approaches *Modeling a sequential machine: 1) Behavioral modeling - ex.1 //This is a behavioral model of Mealy state machine(Figure 2-51)based on its state table. //The output(Z) and next state are computed before the active edge of the clock. //The state change occurs on the rising edge of the clock. module Code_Converter(X, CLK, Z); input X, CLK, Reset; output..

Any circuit or device can be represented in multiple forms of abstraction. 3 Models: - Behavioral (가장 상위 레벨) : Specifies only the behavior at a higher level of abstraction. Does not imply any particular structure of technology. => 동작 기반 묘사단계 - Data Flow(Register Transfer Level) : Data path and control signals are specified. System is described in terms of the data transfer between registers. => ..

*Finite State Machine Finite State Machine (FSM) is abstract model of describing sequential circuit. *Finite State Machine - Moore, Mealy Machine *MooreState Design `timescale 1ns/1ns module MooreStateM(Reset, Ck, X, OC, outState, Z); //OC, outState는 설계 확인용이고 실제 설계시 필요 없다. input Reset, Ck, X; input OC; output Z; reg Z; output [1:0] outState; wire [1:0] outState; lacalparam [1:0]S0 = 2'b00, S1 = ..

*4bit Counter design `timescale 1ns/1ns module Counter4(Reset, Ck, Mode, Din, Out); input Reset, Ck; input [1:0]Mode; input [3:0]Din; output [3:0]Out; wire [3:0]Out; parameter LOAD = 2'b01, C_UP = 2'b10, C_DOWN = 2'b11; reg [3:0]Register; always@(posedge Ck) //synchronous begin if(Reset) Register

*Shift Register `timescale 1ns/1ns module ShiftRegister(Reset, Ck, Shift, SI, Q); input Reset, Ck, Shift, SI; output [3:0]Q; //4bit출력 reg [3:0]Q; always@(posedge Ck) begin if(Reset)//Synchronous Reset Q

`timescale 1ns/1ns module D_FF(Reset, Ck, Load, D, Q); input Reset, Ck, Load, D; output Q; reg Q; always@(posedge Ck) begin if(Reset) Q