*Full Adder *Full Adder Design Using Verilog FullAdder.v file `timescale 1ns/100ps module FullAdder (input x, y, Cin, output Cout, Sum); assign Sum = x ^ y ^ Cin; assign Cout = (x & y) | (x & Cin) | (y & Cin); endmodule timescale 1ns/100ps : time 프리시전으로 time step결정, 얼마나 쪼개서 할 것인지 설정 FullAdder : module의 이름 / 순서에 맞게 mapping하기(순서중요) ^ : exclusive OR FullAdderTester.v file `timescale 1ns/100ps modul..
